; Example: indirect function pointer stored in a struct ; suppose X1 contains a function pointer PACDA X1, X2 ; sign data pointer X1 with context X2 STR X1, [X0] ; store signed pointer

; later retrieval: LDR X1, [X0] AUTDA X1, X2 ; authenticate & strip BLR X1 ; branch to valid target

; Example: stripping for comparison (unsafe) LDR X1, [X0] XPACI X1 ; strip PAC (instruction domain) CMP X1, #some_label_address BEQ matched_label

</details>

<details>
<summary>Exemple</summary>
A buffer overflow overwrites a return address on the stack. The attacker writes the target gadget address but cannot compute the correct PAC. When the function returns, the CPU’s `AUTIA` instruction faults because the PAC mismatch. The chain fails.
Project Zero’s analysis on A12 (iPhone XS) showed how Apple’s PAC is used and methods of forging PACs if an attacker has a memory read/write primitive.
</details>


### 9. **Identification de la cible de branchement (BTI)**
**Introduit avec ARMv8.5 (matériel plus récent)**
BTI est une fonctionnalité matérielle qui vérifie les **cibles de branchements indirects** : lorsqu’on exécute `blr` ou des appels/sauts indirects, la cible doit commencer par un **BTI landing pad** (`BTI j` ou `BTI c`). Sauter vers des adresses de gadget qui n’ont pas ce landing pad déclenche une exception.

L’implémentation de LLVM note trois variantes d’instructions BTI et comment elles se mappent aux types de branchements.

| BTI Variant | Ce que cela permet (quels types de branchements) | Placement typique / cas d'utilisation |
|-------------|--------------------------------------------------|----------------------------------------|
| **BTI C** | Cibles des branchements indirects de type *call* (ex. `BLR`, ou `BR` utilisant X16/X17) | Placé à l’entrée des fonctions pouvant être appelées indirectement |
| **BTI J** | Cibles des branchements de type *jump* (ex. `BR` utilisé pour des tail calls) | Placé au début des blocs atteignables via des tables de saut ou des tail-calls |
| **BTI JC** | Agit comme C et J | Peut être ciblé par des branchements de type call ou jump |

- Dans du code compilé avec enforcement des branch targets, les compilateurs insèrent une instruction BTI (C, J, ou JC) à chaque cible valide de branchement indirect (début de fonction ou blocs atteignables par des sauts) afin que les branchements indirects ne réussissent que vers ces emplacements.
- Les **branchements / appels directs** (c.-à-d. adresses fixes `B`, `BL`) ne sont **pas restreints** par BTI. L’hypothèse est que les pages de code sont de confiance et que l’attaquant ne peut pas les modifier (donc les branchements directs sont sûrs).
- De plus, les instructions **RET / return** ne sont généralement pas restreintes par BTI parce que les adresses de retour sont protégées via PAC ou des mécanismes de signature de retour.

#### Mécanisme et application

- Quand le CPU décode un **branchements indirect (BLR / BR)** dans une page marquée “guarded / BTI-enabled”, il vérifie si la première instruction de l’adresse cible est un BTI valide (C, J, ou JC selon autorisation). Sinon, une **Branch Target Exception** se produit.
- L’encodage de l’instruction BTI est conçu pour réutiliser des opcodes précédemment réservés pour des NOPs (dans les versions ARM antérieures). Ainsi les binaires BTI-enabled restent rétrocompatibles : sur du matériel sans support BTI, ces instructions agissent comme des NOPs.
- Les passes du compilateur qui ajoutent des BTI les insèrent uniquement là où c’est nécessaire : fonctions pouvant être appelées indirectement, ou blocs de base ciblés par des sauts.
- Certains patchs et le code LLVM montrent que BTI n’est pas inséré pour *tous* les blocs de base — seulement pour ceux qui sont des cibles potentielles de branchement (ex. issus de switch / tables de saut).

#### Synergie BTI + PAC

PAC protège la valeur du pointeur (la source) — garantit que la chaîne d’appels/retours indirects n’a pas été altérée.

BTI garantit que même un pointeur valide doit viser des points d’entrée correctement marqués.

Combinés, un attaquant a besoin à la fois d’un pointeur valide avec le PAC correct et que la cible possède un BTI placé là. Cela augmente la difficulté de construire des gadgets exploitables.

#### Exemple


<details>
<summary>Exemple</summary>
Un exploit tente de pivoter vers un gadget à `0xABCDEF` qui ne commence pas par `BTI c`. Le CPU, lors de l’exécution de `blr x0`, vérifie la cible et plante parce que l’alignement d’instruction n’inclut pas un landing pad valide. Ainsi beaucoup de gadgets deviennent inutilisables à moins qu’ils n’incluent le préfixe BTI.
</details>


### 10. **PAN & PXN**
**Introduit dans des extensions ARMv8 plus récentes / support iOS (pour noyau durci)**

#### PAN (Privileged Access Never)

- **PAN** est une fonctionnalité introduite dans **ARMv8.1-A** qui empêche le **code privilégié** (EL1 ou EL2) de **lire ou écrire** la mémoire marquée comme **accessible par l’utilisateur (EL0)**, sauf si PAN est explicitement désactivé.
- L’idée : même si le kernel est trompé ou compromis, il ne peut pas déréférencer arbitrairement des pointeurs utilisateur sans d’abord *désactiver* PAN, réduisant ainsi les risques d’exploits de type **`ret2usr`** ou de mauvaise utilisation des buffers contrôlés par l’utilisateur.
- Quand PAN est activé (PSTATE.PAN = 1), toute instruction privilégiée de load/store accédant une adresse virtuelle “accessible à EL0” déclenche un **fault de permission**.
- Le kernel, lorsqu’il doit légitimement accéder à la mémoire utilisateur (ex. copier des données vers/depuis des buffers utilisateur), doit **désactiver temporairement PAN** (ou utiliser des instructions de load/store non privilégiées) pour permettre cet accès.
- Dans Linux sur ARM64, le support de PAN a été introduit vers 2015 : des patches du noyau ont ajouté la détection de la fonctionnalité, et remplacé `get_user` / `put_user` etc. par des variantes qui effacent PAN autour des accès mémoire utilisateur.

**Nuance clé / limitation / bogue**
- Comme noté par Siguza et d’autres, un bug de spécification (ou un comportement ambigu) dans la conception ARM signifie que les mappings utilisateur execute-only (`--x`) peuvent **ne pas déclencher PAN**. Autrement dit, si une page utilisateur est marquée exécutable mais sans permission de lecture, la tentative de lecture du kernel peut contourner PAN parce que l’architecture considère qu’“accessible à EL0” nécessite la permission de lecture, pas seulement d’exécution. Cela conduit à un contournement de PAN dans certaines configurations.
- À cause de cela, si iOS / XNU autorise des pages utilisateur execute-only (comme certains setups JIT ou code-cache), le kernel pourrait accidentellement lire depuis elles même avec PAN activé. C’est une zone subtile connue comme exploitable sur certains systèmes ARMv8+.

#### PXN (Privileged eXecute Never)

- **PXN** est un bit dans la table de pages (dans les entrées leaf ou block) qui indique que la page est **non exécutable en mode privilégié** (c.-à-d. quand EL1 exécute).
- PXN empêche le kernel (ou tout code privilégié) de sauter vers ou d’exécuter des instructions depuis des pages utilisateur même si le contrôle est détourné. En pratique, cela bloque une redirection de flux d’exécution au niveau noyau vers la mémoire utilisateur.
- Combiné avec PAN, cela assure que :
1. Le kernel ne peut pas (par défaut) lire ou écrire des données utilisateur (PAN)
2. Le kernel ne peut pas exécuter du code utilisateur (PXN)
- Dans le format de table de pages ARMv8, les entrées leaf ont un bit `PXN` (et aussi `UXN` pour unprivileged execute-never) dans leurs bits d’attributs.

Ainsi, même si le kernel a un pointeur de fonction corrompu pointant vers la mémoire utilisateur et essaie de brancher là-bas, le bit PXN provoquerait un fault.

#### Modèle de permissions mémoire & comment PAN et PXN se mappent aux bits des tables de pages

Pour comprendre comment PAN / PXN fonctionnent, il faut voir comment la translation et le modèle de permissions ARM fonctionnent (simplifié) :

- Chaque entrée de page ou de block a des champs d’attributs incluant **AP[2:1]** pour les permissions d’accès (lect/écr, privilégié vs non privilégié) et les bits **UXN / PXN** pour les restrictions d’exécution.
- Quand PSTATE.PAN = 1 (activé), le hardware applique une sémantique modifiée : les accès privilégiés aux pages marquées “accessibles par EL0” (c.-à-d. accessibles par l’utilisateur) sont interdits (fault).
- À cause du bug mentionné, les pages marquées uniquement exécutables (sans permission de lecture) peuvent ne pas être considérées comme “accessibles par EL0” sous certaines implémentations, contournant ainsi PAN.
- Quand le bit PXN d’une page est mis, même si la fetch d’instruction vient d’un niveau de privilège supérieur, l’exécution est interdite.

#### Usage du kernel de PAN / PXN dans un OS durci (ex. iOS / XNU)

Dans un design de noyau durci (comme ce qu’Apple pourrait utiliser) :

- Le kernel active PAN par défaut (donc le code privilégié est contraint).
- Dans les chemins qui doivent légitimement lire/écrire des buffers utilisateur (ex. copie de syscall, I/O, read/write user pointer), le kernel **désactive temporairement PAN** ou utilise des instructions spéciales pour outrepasser.
- Après avoir fini l’accès aux données utilisateur, il doit réactiver PAN.
- Le PXN est appliqué via les tables de pages : les pages utilisateur ont PXN = 1 (donc le kernel ne peut pas les exécuter), les pages kernel n’ont pas PXN (donc le code kernel peut s’exécuter).
- Le kernel doit s’assurer qu’aucun chemin d’exécution ne cause un flux vers des régions mémoire utilisateur (ce qui contournerait PXN) — ainsi les chaînes d’exploit visant à “sauter dans du shellcode contrôlé par l’utilisateur” sont bloquées.

À cause du contournement PAN via des pages execute-only noté ci-dessus, dans un système réel, Apple pourrait désactiver ou interdire les pages utilisateur execute-only, ou patcher autour de la faiblesse de la spécification.


#### Surfaces d'attaque, contournements et mitigations

- **Contournement PAN via des pages execute-only** : comme discuté, la spec autorise un écart : les pages utilisateur execute-only (sans permission de lecture) peuvent ne pas être considérées comme “accessibles à EL0”, donc PAN ne bloquera pas les lectures kernel depuis ces pages sous certaines implémentations. Cela offre à l’attaquant une voie peu commune pour fournir des données via des sections “execute-only”.
- **Exploit de fenêtre temporelle** : si le kernel désactive PAN pour une fenêtre plus longue que nécessaire, une race ou un chemin malveillant pourrait exploiter cette fenêtre pour effectuer des accès mémoire utilisateur non souhaités.
- **Oubli de réactivation** : si des chemins de code n'ont pas réactivé PAN, des opérations kernel ultérieures pourraient accéder incorrectement la mémoire utilisateur.
- **Mauvaise configuration de PXN** : si les tables de pages ne positionnent pas PXN sur les pages utilisateur ou mappent incorrectement des pages de code utilisateur, le kernel pourrait être trompé pour exécuter du code utilisateur.
- **Spéculation / side-channels** : analogue aux contournements spéculatifs, il peut exister des effets microarchitecturaux transitoires qui provoquent une violation temporaire des vérifications PAN / PXN (bien que de telles attaques dépendent fortement du design du CPU).
- **Interactions complexes** : dans des fonctionnalités avancées (ex. JIT, mémoire partagée, zones de code just-in-time), le kernel peut avoir besoin d’un contrôle fin pour permettre certains accès mémoire ou exécutions dans des régions mappées utilisateur ; concevoir cela en sécurité avec PAN/PXN est non trivial.


#### Exemple

<details>
<summary>Exemple de code</summary>
Voici des séquences pseudo-assembly illustratives montrant l’activation/désactivation de PAN autour d’un accès mémoire utilisateur, et comment un fault peut survenir.
</details>

// Suppose kernel entry point, PAN is enabled (privileged code cannot access user memory by default)

; Kernel receives a syscall with user pointer in X0 ; wants to read an integer from user space mov X1, X0 ; X1 = user pointer

; disable PAN to allow privileged access to user memory MSR PSTATE.PAN, #0 ; clear PAN bit, disabling the restriction

ldr W2, [X1] ; now allowed load from user address

; re-enable PAN before doing other kernel logic MSR PSTATE.PAN, #1 ; set PAN

; … further kernel work …

; Later, suppose an exploit corrupts a pointer to a user-space code page and jumps there BR X3 ; branch to X3 (which points into user memory)

; Because the target page is marked PXN = 1 for privileged execution, ; the CPU throws an exception (fault) and rejects execution

If the kernel had **not** set PXN on that user page, then the branch might succeed — which would be insecure.

If the kernel forgets to re-enable PAN after user memory access, it opens a window where further kernel logic might accidentally read/write arbitrary user memory.

If the user pointer is into an execute-only page (user page with only execute permission, no read/write), under the PAN spec bug, `ldr W2, [X1]` might **not** fault even with PAN enabled, enabling a bypass exploit, depending on implementation.

</details>

<details>
<summary>Example</summary>
A kernel vulnerability tries to take a user-provided function pointer and call it in kernel context (i.e. `call user_buffer`). Under PAN/PXN, that operation is disallowed or faults.
</details>

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### 11. **Top Byte Ignore (TBI) / Pointer Tagging**
**Introduced in ARMv8.5 / newer (or optional extension)**
TBI means the top byte (most-significant byte) of a 64-bit pointer is ignored by address translation. This lets OS or hardware embed **tag bits** in the pointer’s top byte without affecting the actual address.

- TBI stands for **Top Byte Ignore** (sometimes called *Address Tagging*). It is a hardware feature (available in many ARMv8+ implementations) that **ignores the top 8 bits** (bits 63:56) of a 64-bit pointer when performing **address translation / load/store / instruction fetch**.
- In effect, the CPU treats a pointer `0xTTxxxx_xxxx_xxxx` (where `TT` = top byte) as `0x00xxxx_xxxx_xxxx` for the purposes of address translation, ignoring (masking off) the top byte. The top byte can be used by software to store **metadata / tag bits**.
- This gives software “free” in-band space to embed a byte of tag in each pointer without altering which memory location it refers to.
- The architecture ensures that loads, stores, and instruction fetch treat the pointer with its top byte masked (i.e. tag stripped off) before performing the actual memory access.

Thus TBI decouples the **logical pointer** (pointer + tag) from the **physical address** used for memory operations.

#### Why TBI: Use cases and motivation

- **Pointer tagging / metadata**: You can store extra metadata (e.g. object type, version, bounds, integrity tags) in that top byte. When you later use the pointer, the tag is ignored at hardware level, so you don’t need to strip manually for the memory access.
- **Memory tagging / MTE (Memory Tagging Extension)**: TBI is the base hardware mechanism that MTE builds on. In ARMv8.5, the **Memory Tagging Extension** uses bits 59:56 of the pointer as a **logical tag** and checks it against an **allocation tag** stored in memory.
- **Enhanced security & integrity**: By combining TBI with pointer authentication (PAC) or runtime checks, you can force not just the pointer value but also the tag to be correct. An attacker overwriting a pointer without the correct tag will produce a mismatched tag.
- **Compatibility**: Because TBI is optional and tag bits are ignored by hardware, existing untagged code continues to operate normally. The tag bits effectively become “don’t care” bits for legacy code.

#### Example
<details>
<summary>Example</summary>
A function pointer included a tag in its top byte (say `0xAA`). An exploit overwrites the pointer low bits but neglects the tag, so when the kernel verifies or sanitizes, the pointer fails or is rejected.
</details>

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### 12. **Page Protection Layer (PPL)**
**Introduced in late iOS / modern hardware (iOS ~17 / Apple silicon / high-end models)** (some reports show PPL circa macOS / Apple silicon, but Apple is bringing analogous protections to iOS)

- PPL is designed as an **intra-kernel protection boundary**: even if the kernel (EL1) is compromised and has read/write capabilities, **it should not be able to freely modify** certain **sensitive pages** (especially page tables, code-signing metadata, kernel code pages, entitlements, trust caches, etc.).
- It effectively creates a **“kernel within the kernel”** — a smaller trusted component (PPL) with **elevated privileges** that alone can modify protected pages. Other kernel code must call into PPL routines to effect changes.
- This reduces the attack surface for kernel exploits: even with full arbitrary R/W/execute in kernel mode, exploit code must also somehow get into the PPL domain (or bypass PPL) to modify critical structures.
- On newer Apple silicon (A15+ / M2+), Apple is transitioning to **SPTM (Secure Page Table Monitor)**, which in many cases replaces PPL for page-table protection on those platforms.

Here’s how PPL is believed to operate, based on public analysis:

#### Use of APRR / permission routing (APRR = Access Permission ReRouting)

- Apple hardware uses a mechanism called **APRR (Access Permission ReRouting)**, which allows page table entries (PTEs) to contain small indices, rather than full permission bits. Those indices are mapped via APRR registers to actual permissions. This allows dynamic remapping of permissions per domain.
- PPL leverages APRR to segregate privilege within kernel context: only the PPL domain is permitted to update the mapping between indices and effective permissions. That is, when non-PPL kernel code writes a PTE or tries to flip permission bits, the APRR logic disallows it (or enforces read-only mapping).
- PPL code itself runs in a restricted region (e.g. `__PPLTEXT`) which is normally non-executable or non-writable until entry gates temporarily allow it. The kernel calls PPL entry points (“PPL routines”) to perform sensitive operations.

#### Gate / Entry & Exit

- When the kernel needs to modify a protected page (e.g. change permissions of a kernel code page, or modify page tables), it calls into a **PPL wrapper** routine, which does validation and then transitions into the PPL domain. Outside that domain, the protected pages are effectively read-only or non-modifiable by the main kernel.
- During PPL entry, the APRR mappings are adjusted so that memory pages in the PPL region are set to **executable & writable** within PPL. Upon exit, they are returned to read-only / non-writable. This ensures that only well-audited PPL routines can write to protected pages.
- Outside PPL, attempts by kernel code to write to those protected pages will fault (permission denied) because the APRR mapping for that code domain doesn’t permit writing.

#### Protected page categories

The pages that PPL typically protects include:

- Page table structures (translation table entries, mapping metadata)
- Kernel code pages, especially those containing critical logic
- Code-sign metadata (trust caches, signature blobs)
- Entitlement tables, signature enforcement tables
- Other high-value kernel structures where a patch would allow bypassing signature checks or credentials manipulation

The idea is that even if the kernel memory is fully controlled, the attacker cannot simply patch or rewrite these pages, unless they also compromise PPL routines or bypass PPL.

#### Known Bypasses & Vulnerabilities

1. **Project Zero’s PPL bypass (stale TLB trick)**

- A public writeup by Project Zero describes a bypass involving **stale TLB entries**.
- The idea:

1. Allocate two physical pages A and B, mark them as PPL pages (so they are protected).
2. Map two virtual addresses P and Q whose L3 translation table pages come from A and B.
3. Spin a thread to continuously access Q, keeping its TLB entry alive.
4. Call `pmap_remove_options()` to remove mappings starting at P; due to a bug, the code mistakenly removes the TTEs for both P and Q, but only invalidates the TLB entry for P, leaving Q’s stale entry live.
5. Reuse B (page Q’s table) to map arbitrary memory (e.g. PPL-protected pages). Because the stale TLB entry still maps Q’s old mapping, that mapping remains valid for that context.
6. Through this, the attacker can put writable mapping of PPL-protected pages in place without going through PPL interface.

- This exploit required fine control of physical mapping and TLB behavior. It demonstrates that a security boundary relying on TLB / mapping correctness must be extremely careful about TLB invalidations and mapping consistency.

- Project Zero commented that bypasses like this are subtle and rare, but possible in complex systems. Still, they regard PPL as a solid mitigation.

2. **Other potential hazards & constraints**

- If a kernel exploit can directly enter PPL routines (via calling the PPL wrappers), it might bypass restrictions. Thus argument validation is critical.
- Bugs in the PPL code itself (e.g. arithmetic overflow, boundary checks) can allow out-of-bounds modifications inside PPL. Project Zero observed that such a bug in `pmap_remove_options_internal()` was exploited in their bypass.
- The PPL boundary is irrevocably tied to hardware enforcement (APRR, memory controller), so it's only as strong as the hardware implementation.

#### Example
<details>
<summary>Code Example</summary>
Here’s a simplified pseudocode / logic showing how a kernel might call into PPL to modify protected pages:
```c
// In kernel (outside PPL domain)
function kernel_modify_pptable(pt_addr, new_entry) {
// validate arguments, etc.
return ppl_call_modify(pt_addr, new_entry)  // call PPL wrapper
}

// In PPL (trusted domain)
function ppl_call_modify(pt_addr, new_entry) {
// temporarily enable write access to protected pages (via APRR adjustments)
aprr_set_index_for_write(PPL_INDEX)
// perform the modification
*pt_addr = new_entry
// restore permissions (make pages read-only again)
aprr_restore_default()
return success
}

// If kernel code outside PPL does:
*pt_addr = new_entry  // a direct write
// It will fault because APRR mapping for non-PPL domain disallows write to that page

Le kernel peut effectuer de nombreuses opérations normales, mais ce n’est qu’à travers les routines ppl_call_* qu’il peut modifier des mappings protégés ou patcher du code.

// pointer P points into A with tag T1 P = (T1 << 56) | 0x1000

// Valid store *(P + offset) = value // tag T1 matches allocation → allowed

// Overflow attempt: P’ = P + size_of_A (into B region) *(P’ + delta) = value → pointer includes tag T1 but memory block has tag T2 → mismatch → fault

// Free A, allocator retags it to T3 free(A)

// Use-after-free: *(P) = value → pointer still has old tag T1, memory region is now T3 → mismatch → fault

</details>

#### Limitations & challenges

- **Intrablock overflows** : Si un overflow reste dans la même allocation (ne franchit pas la frontière) et que le tag reste identique, le tag mismatch ne le détecte pas.
- **Tag width limitation** : Seuls quelques bits (p. ex. 4 bits, ou un petit domaine) sont disponibles pour le tag — namespace limité.
- **Side-channel leaks** : Si les bits de tag peuvent être leaked (via cache / speculative execution), l'attaquant peut apprendre des tags valides et contourner la protection. La Tag Confidentiality Enforcement d’Apple vise à atténuer cela.
- **Performance overhead** : Les vérifications de tag à chaque load/store ajoutent un coût ; Apple doit optimiser le hardware pour réduire cette overhead.
- **Compatibility & fallback** : Sur du hardware plus ancien ou des composants qui ne supportent pas EMTE, il doit exister un mécanisme de fallback. Apple affirme que MIE n’est activé que sur les appareils disposant du support.
- **Complex allocator logic** : L’allocator doit gérer les tags, le retagging, l’alignement des frontières et éviter les collisions de tags. Des bugs dans la logique de l’allocator pourraient introduire des vulnérabilités.
- **Mixed memory / hybrid areas** : Une partie de la mémoire peut rester untagged (legacy), rendant l’interopérabilité plus complexe.
- **Speculative / transient attacks** : Comme pour beaucoup de protections microarchitecturales, l’exécution spéculative ou des fusions de micro-op pourraient bypasser les vérifications de manière transitoire ou leak des bits de tag.
- **Limited to supported regions** : Apple peut n’appliquer EMTE que sur des zones sélectionnées et à haut risque (kernel, sous-systèmes critiques pour la sécurité), pas universellement.

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## Key enhancements / differences compared to standard MTE

Here are the improvements and changes Apple emphasizes:

| Feature | Original MTE | EMTE (Apple’s enhanced) / MIE |
|---|---|---|
| **Check mode** | Supports synchronous and asynchronous modes. In async, tag mismatches are reported later (delayed)| Apple insists on **synchronous mode** by default—tag mismatches are caught immediately, no delay/race windows allowed.|
| **Coverage of non-tagged memory** | Accesses to non-tagged memory (e.g. globals) may bypass checks in some implementations | EMTE requires that accesses from a tagged region to non-tagged memory also validate tag knowledge, making it harder to bypass by mixing allocations.|
| **Tag confidentiality / secrecy** | Tags might be observable or leaked via side channels | Apple adds **Tag Confidentiality Enforcement**, which attempts to prevent leakage of tag values (via speculative side-channels etc.).|
| **Allocator integration & retagging** | MTE leaves much of allocator logic to software | Apple’s secure typed allocators (kalloc_type, xzone malloc, etc.) integrate with EMTE: when memory is allocated or freed, tags are managed at fine granularity.|
| **Always-on by default** | In many platforms, MTE is optional or off by default | Apple enables EMTE / MIE by default on supported hardware (e.g. iPhone 17 / A19) for kernel and many user processes.|

Because Apple controls both the hardware and software stack, it can enforce EMTE tightly, avoid performance pitfalls, and close side-channel holes.

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## How EMTE works in practice (Apple / MIE)

Here’s a higher-level description of how EMTE operates under Apple’s MIE setup:

1. **Tag assignment**
- When memory is allocated (e.g. in kernel or user space via secure allocators), a **secret tag** is assigned to that block.
- The pointer returned to the user or kernel includes that tag in its high bits (using TBI / top byte ignore mechanisms).

2. **Tag checking on access**
- Whenever a load or store is executed using a pointer, the hardware checks that the pointer’s tag matches the memory block’s tag (allocation tag). If mismatch, it faults immediately (since synchronous).
- Because it's synchronous, there is no “delayed detection” window.

3. **Retagging on free / reuse**
- When memory is freed, the allocator changes the block’s tag (so older pointers with old tags no longer match).
- A use-after-free pointer would therefore have a stale tag and mismatch when accessed.

4. **Neighbor-tag differentiation to catch overflows**
- Adjacent allocations are given distinct tags. If a buffer overflow spills into neighbor’s memory, tag mismatch causes a fault.
- This is especially powerful in catching small overflows that cross boundary.

5. **Tag confidentiality enforcement**
- Apple must prevent tag values being leaked (because if attacker learns the tag, they could craft pointers with correct tags).
- They include protections (microarchitectural / speculative controls) to avoid side-channel leakage of tag bits.

6. **Kernel and user-space integration**
- Apple uses EMTE not just in user-space but also in kernel / OS-critical components (to guard kernel against memory corruption).
- The hardware/OS ensures tag rules apply even when kernel is executing on behalf of user space.

Because EMTE is built into MIE, Apple uses EMTE in synchronous mode across key attack surfaces, not as opt-in or debugging mode.

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## Exception handling in XNU

When an **exception** occurs (e.g., `EXC_BAD_ACCESS`, `EXC_BAD_INSTRUCTION`, `EXC_CRASH`, `EXC_ARM_PAC`, etc.), the **Mach layer** of the XNU kernel is responsible for intercepting it before it becomes a UNIX-style **signal** (like `SIGSEGV`, `SIGBUS`, `SIGILL`, ...).

This process involves multiple layers of exception propagation and handling before reaching user space or being converted to a BSD signal.

### Exception Flow (High-Level)

1.  **CPU triggers a synchronous exception** (e.g., invalid pointer dereference, PAC failure, illegal instruction, etc.).

2.  **Low-level trap handler** runs (`trap.c`, `exception.c` in XNU source).

3.  The trap handler calls **`exception_triage()`**, the core of the Mach exception handling.

4.  `exception_triage()` decides how to route the exception:

-   First to the **thread's exception port**.

-   Then to the **task's exception port**.

-   Then to the **host's exception port** (often `launchd` or `ReportCrash`).

If none of these ports handle the exception, the kernel may:

-   **Convert it into a BSD signal** (for user-space processes).

-   **Panic** (for kernel-space exceptions).

### Core Function: `exception_triage()`

The function `exception_triage()` routes Mach exceptions up the chain of possible handlers until one handles it or until it's finally fatal. It's defined in `osfmk/kern/exception.c`.
```c
void exception_triage(exception_type_t exception, mach_exception_data_t code, mach_msg_type_number_t codeCnt);

Flux d’appels typique :

exception_triage() └── exception_deliver() ├── exception_deliver_thread() ├── exception_deliver_task() └── exception_deliver_host()

Si toutes les tentatives échouent → géré par bsd_exception() → traduit en un signal tel que SIGSEGV.

Ports d’exception

Chaque objet Mach (thread, task, host) peut enregistrer des ports d’exception, vers lesquels les messages d’exception sont envoyés.

Ils sont définis par l’API:

task_set_exception_ports()
thread_set_exception_ports()
host_set_exception_ports()

Chaque exception port a:

• Un mask (quelles exceptions il veut recevoir)
• Un port name (Mach port pour recevoir les messages)
• Un behavior (comment le kernel envoie le message)
• Un flavor (quel état de thread inclure)

Debuggers and Exception Handling

Un debugger (p.ex., LLDB) définit un exception port sur la tâche ou le thread cible, généralement via task_set_exception_ports().

Quand une exception se produit :

• Le message Mach est envoyé au processus debugger.
• Le debugger peut décider de gérer (reprendre, modifier les registres, sauter l’instruction) ou de ne pas gérer l’exception.
• Si le debugger ne la gère pas, l’exception se propage au niveau suivant (task → host).

Flow of EXC_BAD_ACCESS

1. Le thread déréférence un pointeur invalide → le CPU lève un Data Abort.

2. Le gestionnaire de trap du kernel appelle exception_triage(EXC_BAD_ACCESS, ...).

3. Message envoyé à :

• Thread port → (le debugger peut intercepter le breakpoint).

• Si le debugger ignore → Task port → (gestionnaire au niveau process).

• Si ignoré → Host port (généralement ReportCrash).

4. Si personne ne gère → bsd_exception() traduit en SIGSEGV.

PAC Exceptions

Quand Pointer Authentication (PAC) échoue (mismatch de signature), une Mach exception spéciale est levée :

• EXC_ARM_PAC (type)
• Les codes peuvent inclure des détails (p.ex., type de key, type de pointer).

Si le binaire a le flag TFRO_PAC_EXC_FATAL, le kernel traite les échecs PAC comme fatals, contournant l’interception par le debugger. C’est pour empêcher les attaquants d’utiliser des debuggers pour contourner les vérifs PAC et c’est activé pour les platform binaries.

Software Breakpoints

Un software breakpoint (int3 on x86, brk on ARM64) est implémenté en provoquant volontairement une faute.
Le debugger le capte via l’exception port :

• Modifie le instruction pointer ou la mémoire.
• Restaure l’instruction originale.
• Reprend l’exécution.

Ce même mécanisme permet de “catch” une exception PAC — sauf si TFRO_PAC_EXC_FATAL est défini, auquel cas elle n’atteint jamais le debugger.

Conversion to BSD Signals

Si aucun handler n’accepte l’exception :

• Le kernel appelle task_exception_notify() → bsd_exception().

• Cela mappe les Mach exceptions vers des signaux :

### Key Files in XNU Source

• osfmk/kern/exception.c → Coeur de exception_triage(), exception_deliver_*().

• bsd/kern/kern_sig.c → Logique de delivery des signaux.

• osfmk/arm64/trap.c → Handlers de trap bas-niveau.

• osfmk/mach/exc.h → Codes d’exception et structures.

• osfmk/kern/task.c → Configuration des task exception ports.

Old Kernel Heap (Pre-iOS 15 / Pre-A12 era)

Le kernel utilisait un zone allocator (kalloc) divisé en “zones” de tailles fixes.
Chaque zone stockait uniquement des allocations d’une seule classe de taille.

D’après la capture d’écran :

Comment ça fonctionnait :

• Chaque requête d’allocation est arrondie vers le haut à la taille de zone la plus proche. (P.ex., une requête de 50 bytes tombe dans la zone kalloc.64).
• La mémoire dans chaque zone était gardée dans une freelist — les chunks libérés par le kernel retournaient dans cette zone.
• Si vous débordiez un buffer de 64 bytes, vous écrasiez l’objet suivant dans la même zone.

C’est pourquoi le heap spraying / feng shui était si efficace : vous pouviez prédire les voisins d’un objet en sprayant des allocations de la même classe de taille.

The freelist

À l’intérieur de chaque zone kalloc, les objets libérés n’étaient pas rendus directement au système — ils allaient dans une freelist, une liste chaînée de chunks disponibles.

• Quand un chunk était freed, le kernel écrivait un pointeur au début de ce chunk → l’adresse du prochain chunk libre dans la même zone.

• La zone gardait un pointeur HEAD vers le premier chunk libre.

• L’allocation utilisait toujours le HEAD actuel :

1. Pop HEAD (retourne cette mémoire à l’appelant).

2. Met à jour HEAD = HEAD->next (stocké dans l’en-tête du chunk libéré).

• Le free poussait les chunks de retour :

• freed_chunk->next = HEAD

• HEAD = freed_chunk

Donc la freelist n’était qu’une liste chaînée construite à l’intérieur de la mémoire libérée elle-même.

Normal state:

Zone page (64-byte chunks for example):
[ A ] [ F ] [ F ] [ A ] [ F ] [ A ] [ F ]

Freelist view:
HEAD ──► [ F ] ──► [ F ] ──► [ F ] ──► [ F ] ──► NULL
(next ptrs stored at start of freed chunks)

Exploitation du freelist

Parce que les 8 premiers octets d’un chunk libre = freelist pointer, un attaquant pourrait le corrompre :

1. Heap overflow dans un chunk libéré adjacent → écraser son pointeur “next”.

2. Use-after-free écriture dans un objet libéré → écraser son pointeur “next”.

Ensuite, lors de la prochaine allocation de cette taille :

• L’allocateur retire le chunk corrompu.
• Suit le pointeur “next” fourni par l’attaquant.
• Retourne un pointeur vers une zone mémoire arbitraire, permettant des fake object primitives ou un targeted overwrite.

Exemple visuel de freelist poisoning:

Before corruption:
HEAD ──► [ F1 ] ──► [ F2 ] ──► [ F3 ] ──► NULL

After attacker overwrite of F1->next:
HEAD ──► [ F1 ]
(next) ──► 0xDEAD_BEEF_CAFE_BABE  (attacker-chosen)

Next alloc of this zone → kernel hands out memory at attacker-controlled address.

This freelist design made exploitation highly effective pre-hardening: predictable neighbors from heap sprays, raw pointer freelist links, and no type separation allowed attackers to escalate UAF/overflow bugs into arbitrary kernel memory control.

Heap Grooming / Feng Shui

The goal of heap grooming is to shape the heap layout so that when an attacker triggers an overflow or use-after-free, the target (victim) object sits right next to an attacker-controlled object.
That way, when memory corruption happens, the attacker can reliably overwrite the victim object with controlled data.

Steps:

1. Spray allocations (fill the holes)

• Over time, the kernel heap gets fragmented: some zones have holes where old objects were freed.
• The attacker first makes lots of dummy allocations to fill these gaps, so the heap becomes “packed” and predictable.

2. Force new pages

• Once the holes are filled, the next allocations must come from new pages added to the zone.
• Fresh pages mean objects will be clustered together, not scattered across old fragmented memory.
• This gives the attacker much better control of neighbors.

3. Place attacker objects

• The attacker now sprays again, creating lots of attacker-controlled objects in those new pages.
• These objects are predictable in size and placement (since they all belong to the same zone).

4. Free a controlled object (make a gap)

• The attacker deliberately frees one of their own objects.
• This creates a “hole” in the heap, which the allocator will later reuse for the next allocation of that size.

5. Victim object lands in the hole

• The attacker triggers the kernel to allocate the victim object (the one they want to corrupt).
• Since the hole is the first available slot in the freelist, the victim is placed exactly where the attacker freed their object.

6. Overflow / UAF into victim

• Now the attacker has attacker-controlled objects around the victim.
• By overflowing from one of their own objects (or reusing a freed one), they can reliably overwrite the victim’s memory fields with chosen values.

Why it works:

• Zone allocator predictability: allocations of the same size always come from the same zone.
• Freelist behavior: new allocations reuse the most recently freed chunk first.
• Heap sprays: attacker fills memory with predictable content and controls layout.
• End result: attacker controls where the victim object lands and what data sits next to it.

Modern Kernel Heap (iOS 15+/A12+ SoCs)

Apple hardened the allocator and made heap grooming much harder:

1. From Classic kalloc to kalloc_type

• Before: a single kalloc.<size> zone existed for each size class (16, 32, 64, … 1280, etc.). Any object of that size was placed there → attacker objects could sit next to privileged kernel objects.
• Now:
• Kernel objects are allocated from typed zones (kalloc_type).
• Each type of object (e.g., ipc_port_t, task_t, OSString, OSData) has its own dedicated zone, even if they’re the same size.
• The mapping between object type ↔ zone is generated from the kalloc_type system at compile time.

An attacker can no longer guarantee that controlled data (OSData) ends up adjacent to sensitive kernel objects (task_t) of the same size.

2. Slabs and Per-CPU Caches

• The heap is divided into slabs (pages of memory carved into fixed-size chunks for that zone).
• Each zone has a per-CPU cache to reduce contention.
• Allocation path:

1. Try per-CPU cache.
2. If empty, pull from the global freelist.
3. If freelist is empty, allocate a new slab (one or more pages).

• Benefit: This decentralization makes heap sprays less deterministic, since allocations may be satisfied from different CPUs’ caches.

3. Randomization inside zones

• Within a zone, freed elements are not handed back in simple FIFO/LIFO order.
• Modern XNU uses encoded freelist pointers (safe-linking like Linux, introduced ~iOS 14).
• Each freelist pointer is XOR-encoded with a per-zone secret cookie.
• This prevents attackers from forging a fake freelist pointer if they gain a write primitive.
• Some allocations are randomized in their placement within a slab, so spraying doesn’t guarantee adjacency.

4. Guarded Allocations

• Certain critical kernel objects (e.g., credentials, task structures) are allocated in guarded zones.
• These zones insert guard pages (unmapped memory) between slabs or use redzones around objects.
• Any overflow into the guard page triggers a fault → immediate panic instead of silent corruption.

5. Page Protection Layer (PPL) and SPTM

• Even if you control a freed object, you can’t modify all of kernel memory:
• PPL (Page Protection Layer) enforces that certain regions (e.g., code signing data, entitlements) are read-only even to the kernel itself.
• On A15/M2+ devices, this role is replaced/enhanced by SPTM (Secure Page Table Monitor) + TXM (Trusted Execution Monitor).
• These hardware-enforced layers mean attackers can’t escalate from a single heap corruption to arbitrary patching of critical security structures.
• (Added / Enhanced): also, PAC (Pointer Authentication Codes) is used in the kernel to protect pointers (especially function pointers, vtables) so that forging or corrupting them becomes harder.
• (Added / Enhanced): zones may enforce zone_require / zone enforcement, i.e. that an object freed can only be returned through its correct typed zone; invalid cross-zone frees may panic or be rejected. (Apple alludes to this in their memory safety posts)

6. Large Allocations

• Not all allocations go through kalloc_type.
• Very large requests (above ~16 KB) bypass typed zones and are served directly from kernel VM (kmem) via page allocations.
• These are less predictable, but also less exploitable, since they don’t share slabs with other objects.

7. Allocation Patterns Attackers Target

Even with these protections, attackers still look for:

• Reference count objects: if you can tamper with retain/release counters, you may cause use-after-free.
• Objects with function pointers (vtables): corrupting one still yields control flow.
• Shared memory objects (IOSurface, Mach ports): these are still attack targets because they bridge user ↔ kernel.

But — unlike before — you can’t just spray OSData and expect it to neighbor a task_t. You need type-specific bugs or info leaks to succeed.

Example: Allocation Flow in Modern Heap

Suppose userspace calls into IOKit to allocate an OSData object:

1. Type lookup → OSData maps to kalloc_type_osdata zone (size 64 bytes).
2. Check per-CPU cache for free elements.

• If found → return one.
• If empty → go to global freelist.
• If freelist empty → allocate a new slab (page of 4KB → 64 chunks of 64 bytes).

3. Return chunk to caller.

Freelist pointer protection:

• Each freed chunk stores the address of the next free chunk, but encoded with a secret key.
• Overwriting that field with attacker data won’t work unless you know the key.

Comparison Table

Modern Userland Heap (iOS, macOS — type-aware / xzone malloc)

In recent Apple OS versions (especially iOS 17+), Apple introduced a more secure userland allocator, xzone malloc (XZM). This is the user-space analog to the kernel’s kalloc_type, applying type awareness, metadata isolation, and memory tagging safeguards.

Goals & Design Principles

• Type segregation / type awareness: group allocations by type or usage (pointer vs data) to prevent type confusion and cross-type reuse.
• Metadata isolation: separate heap metadata (e.g. free lists, size/state bits) from object payloads so that out-of-bounds writes are less likely to corrupt metadata.
• Guard pages / redzones: insert unmapped pages or padding around allocations to catch overflows.
• Memory tagging (EMTE / MIE): work in conjunction with hardware tagging to detect use-after-free, out-of-bounds, and invalid accesses.
• Scalable performance: maintain low overhead, avoid excessive fragmentation, and support many allocations per second with low latency.

Architecture & Components

Below are the main elements in the xzone allocator:

Segment Groups & Zones

• Segment groups partition the address space by usage categories: e.g. data, pointer_xzones, data_large, pointer_large.
• Each segment group contains segments (VM ranges) that host allocations for that category.
• Associated with each segment is a metadata slab (separate VM area) that stores metadata (e.g. free/used bits, size classes) for that segment. This out-of-line (OOL) metadata ensures that metadata is not intermingled with object payloads, mitigating corruption from overflows.
• Segments are carved into chunks (slices) which in turn are subdivided into blocks (allocation units). A chunk is tied to a specific size class and segment group (i.e. all blocks in a chunk share the same size & category).
• For small / medium allocations, it will use fixed-size chunks; for large/huges, it may map separately.

Chunks & Blocks

• A chunk is a region (often several pages) dedicated to allocations of one size class within a group.
• Inside a chunk, blocks are slots available for allocations. Freed blocks are tracked via the metadata slab — e.g. via bitmaps or free lists stored out-of-line.
• Between chunks (or within), guard slices / guard pages may be inserted (e.g. unmapped slices) to catch out-of-bounds writes.

Type / Type ID

• Every allocation site (or call to malloc, calloc, etc.) is associated with a type identifier (a malloc_type_id_t) which encodes what kind of object is being allocated. That type ID is passed to the allocator, which uses it to select which zone / segment to serve the allocation.
• Because of this, even if two allocations have the same size, they may go into entirely different zones if their types differ.
• In early iOS 17 versions, not all APIs (e.g. CFAllocator) were fully type-aware; Apple addressed some of those weaknesses in iOS 18.

Allocation & Freeing Workflow

Here is a high-level flow of how allocation and deallocation operate in xzone:

1. malloc / calloc / realloc / typed alloc is invoked with a size and type ID.
2. The allocator uses the type ID to pick the correct segment group / zone.
3. Within that zone/segment, it seeks a chunk that has free blocks of the requested size.

• It may consult local caches / per-thread pools or free block lists from metadata.
• If no free block is available, it may allocate a new chunk in that zone.

4. The metadata slab is updated (free bit cleared, bookkeeping).
5. If memory tagging (EMTE) is in play, the returned block gets a tag assigned, and metadata is updated to reflect its “live” state.
6. When free() is called:

• The block is marked as freed in metadata (via OOL slab).
• The block may be placed into a free list or pooled for reuse.
• Optionally, block contents may be cleared or poisoned to reduce data leaks or use-after-free exploitation.
• The hardware tag associated with the block may be invalidated or re-tagged.
• If an entire chunk becomes free (all blocks freed), the allocator may reclaim that chunk (unmap it or return to OS) under memory pressure.

Security Features & Hardening

These are the defenses built into modern userland xzone:

Interaction with Memory Integrity Enforcement (MIE / EMTE)

• Apple’s MIE (Memory Integrity Enforcement) is the hardware + OS framework that brings Enhanced Memory Tagging Extension (EMTE) into always-on, synchronous mode across major attack surfaces.
• xzone allocator is a fundamental foundation of MIE in user space: allocations done via xzone get tags, and accesses are checked by hardware.
• In MIE, the allocator, tag assignment, metadata management, and tag confidentiality enforcement are integrated to ensure that memory errors (e.g. stale reads, OOB, UAF) are caught immediately, not exploited later.

If you like, I can also generate a cheat-sheet or diagram of xzone internals for your book. Do you want me to do that next?

:contentReference[oai:20]{index=20}

(Old) Physical Use-After-Free via IOSurface

ios Physical UAF - IOSurface

Ghidra Install BinDiff

Download BinDiff DMG from https://www.zynamics.com/bindiff/manual and install it.

Open Ghidra with ghidraRun and go to File –> Install Extensions, press the add button and select the path /Applications/BinDiff/Extra/Ghidra/BinExport and click OK and isntall it even if there is a version mismatch.

Using BinDiff with Kernel versions

1. Go to the page https://ipsw.me/ and download the iOS versions you want to diff. These will be .ipsw files.
2. Decompress until you get the bin format of the kernelcache of both .ipsw files. You have information on how to do this on:

macOS Kernel Extensions & Kernelcache

3. Open Ghidra with ghidraRun, create a new project and load the kernelcaches.
4. Open each kernelcache so they are automatically analyzed by Ghidra.
5. Then, on the project Window of Ghidra, right click each kernelcache, select Export, select format Binary BinExport (v2) for BinDiff and export them.
6. Open BinDiff, create a new workspace and add a new diff indicating as primary file the kernelcache that contains the vulnerability and as secondary file the patched kernelcache.

Finding the right XNU version

If you want to check for vulnerabilities in a specific version of iOS, you can check which XNU release version the iOS version uses at [https://www.theiphonewiki.com/wiki/kernel]https://www.theiphonewiki.com/wiki/kernel).

For example, the versions 15.1 RC, 15.1 and 15.1.1 use the version Darwin Kernel Version 21.1.0: Wed Oct 13 19:14:48 PDT 2021; root:xnu-8019.43.1~1/RELEASE_ARM64_T8006.

JSKit-Based Safari Chains and PREYHUNTER Stagers

Renderer RCE abstraction with JSKit

• Reusable entry: Recent in-the-wild chains abused a WebKit JIT bug (patched as CVE-2023-41993) purely to gain JavaScript-level arbitrary read/write. The exploit immediately pivots into a purchased framework called JSKit, so any future Safari bug only needs to deliver the same primitive.
• Version abstraction & PAC bypasses: JSKit bundles support for a wide range of iOS releases together with multiple, selectable Pointer Authentication Code bypass modules. The framework fingerprints the target build, selects the appropriate PAC bypass logic, and verifies every step (primitive validation, shellcode launch) before progressing.
• Manual Mach-O mapping: JSKit parses Mach-O headers directly from memory, resolves the symbols it needs inside dyld-cached images, and can manually map additional Mach-O payloads without writing them to disk. This keeps the renderer process in-memory only and evades code-signature checks tied to filesystem artifacts.
• Portfolio model: Debug strings such as “exploit number 7” show that the suppliers maintain multiple interchangeable WebKit exploits. Once the JS primitive matches JSKit’s interface, the rest of the chain is unchanged across campaigns.

Kernel bridge: IPC UAF -> code-sign bypass pattern

• Kernel IPC UAF (CVE-2023-41992): The second stage, still running inside the Safari context, triggers a kernel use-after-free in IPC code, re-allocates the freed object from userland, and abuses the dangling pointers to pivot into arbitrary kernel read/write. The stage also reuses PAC bypass material previously computed by JSKit instead of re-deriving it.
• Code-signing bypass (CVE-2023-41991): With kernel R/W available, the exploit patches the trust cache / code-signing structures so unsigned payloads execute as system. The stage then exposes a lightweight kernel R/W service to later payloads.
• Composed pattern: This chain demonstrates a reusable recipe that defenders should expect going forward:

WebKit renderer RCE -> kernel IPC UAF -> kernel arbitrary R/W -> code-sign bypass -> unsigned system stager

PREYHUNTER helper & watcher modules

• Watcher anti-analysis: Un binaire watcher dédié profile en continu l’appareil et interrompt la kill-chain lorsqu’un environnement de recherche est détecté. Il inspecte security.mac.amfi.developer_mode_status, la présence d’une console diagnosticd, les locales US ou IL, des traces de jailbreak telles que Cydia, des processus comme bash, tcpdump, frida, sshd, ou checkrain, des applications mobile AV (McAfee, AvastMobileSecurity, NortonMobileSecurity), des paramètres proxy HTTP personnalisés, et des root CAs personnalisés. Si une vérification échoue, toute livraison de payload ultérieure est bloquée.
• Helper surveillance hooks: Le composant helper communique avec les autres étapes via /tmp/helper.sock, puis charge des jeux de hooks nommés DMHooker et UMHooker. Ces hooks interceptent les chemins audio VOIP (les enregistrements sont stockés sous /private/var/tmp/l/voip_%lu_%u_PART.m4a), implémentent un keylogger à l’échelle du système, capturent des photos sans interface utilisateur, et hookent SpringBoard pour supprimer les notifications que ces actions génèreraient normalement. Le helper agit donc comme une couche de validation discrète et de surveillance légère avant le déploiement d’implants plus lourds tels que Predator.

WebKit DFG Store-Barrier UAF + ANGLE PBO OOB (iOS 26.1)

Webkit Dfg Store Barrier Uaf Angle Oob

iMessage/Media Parser Zero-Click Chains

Imessage Media Parser Zero Click Coreaudio Pac Bypass

Références

• Google Threat Intelligence – Intellexa zero-day exploits continue

Tip

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